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Encoding:
Text File  |  1996-08-05  |  2.0 KB  |  49 lines
  1. Newsgroups: comp.sys.m68k
  2. Path: waccvm.corp.mot.com!TTZ398
  3. From: TTZ398@waccvm.corp.mot.com (Mark Maiolani)
  4. Subject: Re: Reset-configuration on 68332 ?
  5. Organization: Motorola
  6. Date: 10 Apr 1996 00:54:45 MST
  7. Message-ID: <1996Apr10.082155.7390@schbbs.mot.com>
  8. Sender: news@schbbs.mot.com (SCHBBS News Account)
  9. Nntp-Posting-Host: waccvm.corp.mot.com
  10.  
  11. ------------------------- Original Article -------------------------
  12. From: jw@raven.inka.de (Josef Wolf)
  13.  
  14. In <a58$ACAsQPYxEwNf@prbarnes.demon.co.uk> Peter Barnes <peter@prbarnes.demon.co
  15. >In article <315847EF.2EAB@telogy.com>, Christine Price
  16. ><cprice@telogy.com> writes
  17. I wrote:
  18. >>> IMHO this description conflicts with the recommended circuit on page 8-12.
  19. >>> The data bus confguration is driven during the 512 clocks. In the 10-cycle
  20. >>> period the bus is left floating. At the end of the 10-cycle period the
  21. >>> (floating) bus is latched. IMHO the bus should be latched at the _start_
  22. >>> of the 10 clocks to ensure the bus is latched while the configuration
  23. >>> is driven actively.
  24. >>>
  25. >>> Where is the bug? In the chip? In the docs? Or should I go and buy a good
  26. >>> book about how to design a reset-cirquit?
  27. --------------------------------------------------------------------
  28.  
  29. The external data bus configuration is latched at the rising edge of
  30. RESET (when the 332 releases RESET itself before the 10 cycles you
  31. mention). This is shown in figure A-7, page A-15 of the SIM manual.
  32.  
  33. The earlier section 8.3.1 is misleading - I expect that it is refering
  34. to internal operation when it says that the configuration is latched at
  35. the end of the 10 cycles. It would be better to say that this is the
  36. time when the data bus (latched earlier at the rising edge of RESET)
  37. is validated by checking if RESET has remained negated, and then used
  38. internally.
  39.  
  40. So basically, the circuit in figure 8-4 will work, as the bus is sampled
  41. at rising edge of reset, with 0 hold time specified (p A-15).
  42.  
  43. I hope this clears things up,
  44.  
  45. Mark Maiolani,
  46. Motorola Semiconductors,
  47. EKB (Scotland)
  48.  
  49.